[Arm프로세서] 캐시(Cache): 멀티 캐시를 구성하는 원리
Post
원문 보기 →[Arm프로세서] 캐시(Cache): 멀티 캐시를 구성하는 원리
이어서 Arm 아키텍처 문서에서 발췌한 다이어그램을 보면서 멀티 레벨 캐시의 구조를 알아봅시다. 그림 17.8 기본적인 캐시의 구조(출처: ARM® Cortex®-A Series Version: 1.0, Programmer’s Guide for ARMv8-A) 그림을 보면 알 수 있듯이, 프로세서 내에 캐시가 하나만 있지 않고, L1, L2, L3로 계층을 이루고 있습니다. 프로세서에 한 개의 캐시가 아니라 계층을 이뤄서 캐시를 구성하는 이유는 뭘까요? "바로 메모리 레이턴시를 더 줄일 수 있기 때문입니다." 앞서 살펴봤듯이 캐시 사이즈를 키우면 캐시 미스 비율은 떨어집니다. 하지만 캐시에서 데이터를 읽어 오는 시간이 더 오래 걸립니다. 한 가지 예를 들어볼까요? 64
